IC半导体的基础知识(四)

P型半导体

   在纯净的硅(或锗)晶体内掺入微量的三价元素硼(或铟)，因硼原子的外层有三个价电子，当它与周围的硅原子组成共价键结构时，会因缺少一个电子而在晶体中产生一个空穴，掺入多少三价元素的杂质原子，就会产生多少空穴。因此，这种半导体将以空穴导电为其主要导体方式，称为空穴型半导体，简称P型半导体。必须注意的是，产生空穴的同时并没有产生新的自由电子，但原有的晶体仍会产生少量的电子空穴对。此外，模拟IC关键的是低失真和高信噪比，这两者都是在高电压下比较容易做到的。

   从以上分析可知，不论是N型半导体还是P型半导体，它们的导电能力是由多子的浓度决定的。可以认为，多子的浓度约等于掺杂原子的浓度，它受温度的影响很小。在一块硅片上采用不同的掺杂工艺，一边形成N型半导体，一边形成P型半导体，则在两种半导体的交界面附近形成PN结；CMOS制造工艺是我们了解芯片的节课，从生产过程（宏观）学习芯片是怎么来的，这一步，可以激发学习的兴趣，产生学习的动力。PN结是构成各种半导体器件的基础。

   1.PN结的形成 

   在一块硅或锗的晶片上，采取不同的掺杂工艺，分别形成N型半导体区和P型半导体区。由于N区的多数载流子为电子(即电子浓度高)，少子为空穴(空穴浓度低)，而P区正相反，多数载流子为空穴(即空穴浓度高)，少子为电子(电子浓度低)；在P区与N区的交界面两侧，由于浓度的差别，空穴要从浓度高的P区向浓度低的N区扩散，N区的自由电子要向P区扩散，由于浓度的差别而引起的运动称为扩散运动。这样，在P区就留下了一些带负电荷的杂质离子，在N区就留下了一些带正电荷的杂质离子，从而形成一个空间电荷区。这个空间电荷区就是PN结。在空间电荷区内，只有不能移动的杂质离子而没有载流子，所以空间电荷区具有很高的电阻率。EM(electronmigration，电子迁移)“电子迁移”是50年代在微电子科学领域发现的一种从属现象，指因电子的流动所导致的金属原子移动的现象。

数字IC应用验证方真技术研究

应用验证是指导IC元器件在系统中的可靠应用的关键,重点要关注应用系统对器件接口信号的影响,因此无论是采用纯软件还是软硬件协同的方式进行应用验证都需要先完成应用系统的PCB工作。本文提出的应用验证技术方案以基IBIS模型在多个平台进行PCB SI(Signal Integrity)的方式提取出所需的数据,实现对系统应用环境的模拟;在此基础上通过软件和软硬件协同两种方法来实现数字IC器件的应用验证。为保证应用验证的顺利进行,对方案中涉及到的IBIS建模、PCB SI和S参数的提取及等技术进行了研究。接着是察看有哪些协议要符合，像无线网卡的芯片就需要符合IEEE802。

提出的应用验证技术方案的指导下,以SRAM的应用验证为例进行了相关的技术探索。首先对IBIS模型建模技术进行了深入研究,并完成了SRAM以及80C32等相关IC器件的IBIS模型建模工作;接着基于IBIS模型进行PCB SI,模拟了SRAM的板级应用环境并提取了应用验证所需的数据;后分别对适用于SRAM的软件平台和软硬件协同平台进行了相关设计,并完成了SRAM的应用验证。深圳瑞泰威科技有限公司是国内IC电子元器件的代理销售企业，***从事各类驱动IC、存储IC、传感器IC、触摸IC销售，品类齐全，具备上百个型号。通过对SRAM的应用验证,证明了本文所提出的应用验证技术方案的可行性。

数字IC中硬件木马

由于当今集成电路设计行业各个阶段的相对独立性，同时芯片设计与芯片制造过程分离的产业形式，导致攻击者可能在芯片设计与制造环节中，将带有特定恶意功能的“硬件木马”电路植入到芯片内部的硬件电路中。然而，集成电路芯片早已广泛应用于国民经济的各个领域，一旦遭受“硬件木马”攻击，必给社会各方面带来严重后果。当元件暴露在回流焊接期间升高的温度环境下，陷于塑料的表面贴装元内部的潮湿会产生足够的蒸汽压力损伤或毁坏元件。 

首先根据AES算法原理，设计并优化了一个128位的AES加密电路，并将其作为原始参考设计，在其中实现各种不同类型的硬件木马，然后从以下三个相对独立的方向着手来探索数字IC设计领域中硬件木马的特性与检测方法：FPGA设计流程，首先在片上实现我们的原始AES加密设计以及植入有木马的AES设计，然后利用Nios II软核处理器搭建测试平台，来进行AES模块的测试以及其中硬件木马的检测；对Astro而言，在detailrouting之后，用starRCXT参数提取，生成的E。ASIC设计流程，通过完成原始AES加密模块和植入有木马的AES设计的后端实现并比较例如时钟树结构之类的指纹信息、旁路信息，探索数字ASIC设计中检测硬件木马的潜在方法；电路的概率签名理论，首先简要介绍这一理论的数学原理，然后尝试运用其来分析我们的AES设计中某一功能模块的等价性。

数字ic设计之综合介绍

在数字IC设计流程中，前端设计工程师，根据SPEC，完成RTL实现之后，有一步非常重要的环节，就是综合，那么什么是综合呢？

综合是一种在众多结构、速度、功能已知的逻辑单元库的基础上，以满足时序、面积、逻辑网络结构为目标的从寄存器传输级（RTL）到门级的映射方案，它将行为级描述，映射成为了要求工艺库下的，标准门单元电路的拓扑连接。

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