数字IC设计流程

1、需求分析与规格制定

对市场调研，弄清需要什么样功能的芯片。

芯片规格，也就像功能列表一样，是客户向芯片设计公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

　　2、架构设计与算法设计

根据客户提出的规格要求，对一些功能进行算法设计，拿出设计解决方案和具体实现架构，划分模块功能。

      3、HDL编码

　　使用硬件描述语言（VHDL，Verilog HDL）分模块以代码来描述实现，RTL coding，linux环境下一般用Gvim作为代码编辑器。

　　4、功能

验证就是检验编码设计的正确性。不符合规格要重新设计和编码。设计和验证是反复迭代的过程，直到验证结果显示完全符合规格标准。该部分称为前。

　　5、逻辑综合――Design Compiler

　　验证通过，进行逻辑综合。逻辑综合就是把HDL代码翻译成门级网表netlist。

综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。标准型模拟IC包括放大器，电压调节与参考对比，信号界面，数据转换，比较器等产品。所以，综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做验证（这个也称为后）

逻辑综合工具：Synopsys的Design Compiler，工具选择上面的三种工具均可。

　　6、静态时序分析——STA

Static Timing Analysis（STA），静态时序分析，验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。此外，矽统科技的SiS635/SiS735也是这类芯片组的新军。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。

与数字IC相比较，模拟IC更具备它自身***的属性

虽然数字IC和模拟IC同属于集成电路范畴，但两者的基本工作原理截然不同，基本的工作原理的差异决定了数字IC和模拟IC不同的产品特性、设计思路、工艺选择以及市场分布情况。

模拟集成电路行业具备以下四大特点：需求端：下游需求分散，产品生命周期较长。供给端：偏向于成熟和特种工艺，八寸产线为主供给。竞：竞争格局分散，厂商之间竞争压力小。在做产品验证时我们往往会遇到三个问题，验证什么，如何去验证，哪里去验证，这就是what,how,where的问题了。技术端：行业技术壁垒较高，重经验以人为本。模拟IC产品生命周期较长，一旦切入产品便可以获得稳定的芯片出货量。

需求层面：模拟类产品下游汽车、工业用途要求以可靠性、安全行为主，偏好性能成熟稳定类产品的同时资格认可相对较为严格，一般不低于一年半。

供给层面：***制程对于模拟类产品推动作用较小，基本不受摩尔定律推动，因此模拟类产品性能更新迭代较慢。因此模拟类产品生命周期较长，一般不低于10年。的音频放大器芯片NE5532生命周期长达30年，至今依然是多款音响设备的标配芯片。

数字IC中硬件木马

由于当今集成电路设计行业各个阶段的相对独立性，同时芯片设计与芯片制造过程分离的产业形式，导致攻击者可能在芯片设计与制造环节中，将带有特定恶意功能的“硬件木马”电路植入到芯片内部的硬件电路中。AstroalsoincludeLVS/DRCcheckcommands。然而，集成电路芯片早已广泛应用于国民经济的各个领域，一旦遭受“硬件木马”攻击，必给社会各方面带来严重后果。 

首先根据AES算法原理，设计并优化了一个128位的AES加密电路，并将其作为原始参考设计，在其中实现各种不同类型的硬件木马，然后从以下三个相对独立的方向着手来探索数字IC设计领域中硬件木马的特性与检测方法：FPGA设计流程，首先在片上实现我们的原始AES加密设计以及植入有木马的AES设计，然后利用Nios II软核处理器搭建测试平台，来进行AES模块的测试以及其中硬件木马的检测；简单总结一下二者的区别：数字电路IC就是处理数字信号的器件，比如CPU、逻辑电路等。ASIC设计流程，通过完成原始AES加密模块和植入有木马的AES设计的后端实现并比较例如时钟树结构之类的指纹信息、旁路信息，探索数字ASIC设计中检测硬件木马的潜在方法；电路的概率签名理论，首先简要介绍这一理论的数学原理，然后尝试运用其来分析我们的AES设计中某一功能模块的等价性。

4GHzCMOS全数字锁相环

随着深亚微米CMOS工艺的发展,工艺尺寸的缩小使模拟电路的设计变得更加复杂,尽可能采用数字电路代替模拟电路成为发展的趋势。2MIT-STD-883EMethod1033在了解上述的IC测试方法之后，IC的设计制造商就需要根据不用IC产品的性能，用途以及需要测试的目的，选择合适的测试方法，的降低IC测试的时间和成本，从而有效控制IC产品的质量和可靠度。锁相环作为时钟产生电路是射频通信系统中的关键模块,其中全数字锁相环具有良好的集成性、可移植性和可编程性,以及能够实现较好的相位噪声指标等优势,得到了越来越广泛的研究和发展。本文着重于2.4GHz CMOS全数字锁相环的研究与设计,主要工作包括:

1)首先分析并推导了全数字锁相环的主要性能指标,接着分析了I型和II型全数字锁相环的原理和结构特点,并分析了环路参数对整个环路特性与稳定性的影响。

2)提出一种用于时间数字转换器(Time-to-Digital Converter,TDC)的互补比较器的结构,在传统比较器结构的基础上,叠加一个与之互补的比较器,能够消除输出波形的毛刺,降低输入失调电压,提高比较器的工作速度,进而改善比较器的精度。某些射频IC在电路板的布局也必须考虑在内，而这些是数字IC设计所不用考虑的。

3)提出一种可重构数字滤波器(Digital Loop Filter,DLF),将DLF的参数KP、KI做成芯片外的控制端口,通过片外手动调节来改变芯片内部的参数,可以改变全数字锁相环的带宽,开环和闭环响应,以及幅度响应等,终能够方便地在片外调节,使环路达到锁定状态。可靠性（Reliability）则是对产品耐久力的测量，它回答了一个产品生命周期有多长，简单说，它能用多久的问题。

4)分析和设计了一款数控振荡器(Digitally Controlled Oscillator,DCO),采用CMOS交叉耦合LC振荡器,包括粗调、中调和精调三个电容阵列和ΔΣ调制器。因为IC是由各厂自行设计，所以IC设计十分仰赖工程师的技术，工程师的素质影响着一间企业的价值。其中,粗调单元采用MIM电容,中调和精调单元采用两对反向连接的PMOS对管构成MOS电容,本文DCO的增益为300kHz左右,使用ΔΣ调制器后,DCO的分辨率可以达到5kHz左右。