数字ic后端设计(一)

1. 数据准备。

　　对于 CDN 的 Silicon Ensemble而言后端设计所需的数据主要有是Foundry厂提供的标准单元、宏单元和I/O Pad的库文件，它包括物理库、时序库及网表库，分别以.lef、.tlf和.v的形式给出。模拟集成电路行业具备以下四大特点：需求端：下游需求分散，产品生命周期较长。前端的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源Pad的DEF（DesignExchange Format）文件。(对synopsys 的Astro 而言，经过综合后生成的门级网表，时序约束文件 SDC是一样的,Pad的定义文件--tdf ， .tf 文件 --technology file， Foundry厂提供的标准单元、宏单元和I/OPad的库文件就与FRAM, CELL view, LM view 形式给出(Milkway 参考库 and DB, LIB file)

　　2. 布局规划。

　　主要是标准单元、I/O Pad和宏单元的布局。不管是在空气流通的热带区域中，还是在潮湿的区域中运输，潮湿都是显著增加电子工业开支的原因。I/OPad预先给出了位置，而宏单元则根据时序要求进行摆放，标准单元则是给出了一定的区域由工具自动摆放。布局规划后，芯片的大小，Core的面积，Row的形式、电源及地线的Ring和Strip都确定下来了。如果必要在自动放置标准单元和宏单元之后，你可以先做一次PNA(power network analysis）--IR drop and EM .

　　3. Placement -自动放置标准单元。

　　布局规划后，宏单元、I/O Pad的位置和放置标准单元的区域都已确定，这些信息SE（SiliconEnsemble）会通过DEF文件传递给(PhysicalCompiler),PC根据由综合给出的.DB文件获得网表和时序约束信息进行自动放置标准单元，同时进行时序检查和单元放置优化。SDF文件传递给PrimeTime做静态时序分析，那将会***。如果你用的是PC+Astro那你可用write_milkway, read_milkway 传递数据。

IC产品的温馨提示

提示：湿度总是困扰在电子系统背后的一个难题。不管是在空气流通的热带区域中，还是在潮湿的区域中运输，潮湿都是显著增加电子工业开支的原因。质量（Quality）就是产品性能的测量，它回答了一个产品是否合乎规格（SPEC）的要求，是否符合各项性能指标的问题。由于潮湿敏感性元件使用的增加，诸如薄的密间距元件(fine-pitch device)和球栅阵列(BGA, ballgrid array)使得对这个失效机制的关注也增加了。基于此原因，电子制造商们必须为预防潜在灾难支付高昂的开支。

吸收到内部的潮气是半导体封装问题。当其固定到PCB 板上时，回流焊快速加热将在内部形成压力。在通讯与信息技术中，当把范围局限到硅集成电路时，芯片和集成电路的交集就是在“硅晶片上的电路”上。这种高速膨胀，取决于不同封装结构材料的热膨胀系数（CTE）速率不同，可能产生封装所不能承受的压力。当元件暴露在回流焊接期间升高的温度环境下，陷于塑料的表面贴装元内部的潮湿会产生足够的蒸汽压力损伤或毁坏元件。

常见的失效模式包括塑料从芯片或引脚框上的内部分离(脱层)、金线焊接损伤、芯片损伤、和不会延伸到元件表面的内部裂纹等。在一些***的情况中，裂纹会延伸到元件的表面；严重的情况就是元件鼓胀和爆裂(叫做“爆米花”效益)。虚接口和对应的通用方法可以把设计和验证平台分隔开来，保证其不受设计改动的影响。尽管现在，进行回流焊操作时，在180℃ ~200℃时少量的湿度是可以接受的。然而，在230℃ ~260℃的范围中的无铅工艺里，任何湿度的存在都能够形成足够导致破坏封装的小（爆米花状）或材料分层。

必须进行明智的封装材料选择、仔细控制的组装环境和在运输中采用密封包装及放置干燥剂等措施。除了通用的南北桥结构外，目前芯片组正向更的加速集线架构发展，Intel的8xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB直接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。实际上国外经常使用装备有射频标签的湿度跟踪系统、局部控制单元和***软件来显示封装、测试流水线、运输/操作及组装操作中的湿度控制。②THB: 加速式温湿度及偏压测试（Temperature Humidity Bias Test ）

目的: 评估IC产品在高温，高湿，偏压条件下对湿气的抵抗能力，加速其失效进程测试条件: 85℃，85%RH, 1.1 VCC, Static bias

一个合格数字Ic设计师需要掌握的技能有哪些？

在数字IC设计流程中，前端设计工程师们需要运用到的技能有很多，那么对于设计师而言，需要掌握的技能到底有哪些呢？接下来和小编一起了解一下.

语言类

Verilog-2001/ VHDL

SystemVerilog/ SystemC

Makefile/ Perl/ Python

Tcl

工具类

NCVerilog/ VCS/ ModelSim

SimVision/ DVE/ Verdi

Vim/ Emacs

SVN/ CVS/ Git

Microsoft Office

平台类

Windows

Linux

OS X

其他加分项目

MATLAB

ISE/ Synplify/ Vivado/ Quartus

LEC/Formality

VMM/ UVM

ESL

ZeBu Server

JIRA/ Confluence

C/ Assembly Language

Computer Architecture/ ARM Architecture/ MIPS Architecture

瑞泰威驱动IC厂家，是国内IC电子元器件的代理销售企业，***从事各类驱动IC、存储IC、传感器IC、触摸IC销售，品类齐全，具备上百个型号。

驱动Ic综合的过程有哪些？

转换：将HDL/VHDL的描述，转换成独立于工艺的寄存器传输级（RTL）网标，其中这些RTL模块之间通过连线，实现互通互联。

映射：在综合环境中，目标工艺库（例如：TSMC40﹨TSMC22），将RTL级网标映射到目标工艺库上面，形成门级网标。

优化：设计人员添加相应的时序、面积约束。综合器以满足约束条件为目标，进行网标级别的优化。前端的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此产生的。约束不同，然后得到的网标会不一样，并且，DC的合成策略是时序优先，所以只有在满足时序约束的基础上，才会进行面积的优化。如果经过优化，依然不能满足时序要求，则在后面时序报告中，将会出现时序违例的路径，在前端综合过程中，我们一般只考虑建立时间（setup time）。设计人员需要分析时序违例的路径，进行各种处理，直到满足建立时间约束。