数字ic后端设计（二)

4.时钟树生成(CTS Clock tree synthesis) 。

芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载很大并且不平衡，需要插入缓冲器减小负载和平衡。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。---Clock skew.

5. STA 静态时序分析和后。

时钟树插入后，每个单元的位置都确定下来了，工具可以提出GlobalRoute形式的连线寄生参数，此时对参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。实际上国外经常使用装备有射频标签的湿度跟踪系统、局部控制单元和***软件来显示封装、测试流水线、运输/操作及组装操作中的湿度控制。确认没有时序违规后，将这来两个文件传递给前端人员做后。对Astro 而言，在detail routing 之后，

用starRC XT 参数提取，生成的E.V和.SDF文件传递给PrimeTime做静态时序分析，那将会***。

6. ECO(Engineering Change Order)。

针对静态时序分析和后中出现的问题，对电路和单元布局进行小范围的改动.

7. Filler的插入(pad fliier, cell filler)。

Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物，用来填充标准单元和标准单元之间，I/O Pad和I/O Pad之间的间隙，它主要是把扩散层连接起来，满足DRC规则和设计需要。

8. 布线(Routing)。

Global route-- Track assign --Detail routing--Routing optimization布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和I/OPad用互连线连接起来，这些是在时序驱动(Timing driven )的条件下进行的，保证关键时序路径上的连线长度能够。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。--Timing report clear

数字IC管脚状态

根据CMOS数字IC管脚间的等效结构,给出了无偏置时任意两管脚之间的电压;其次,探讨了地开路时的输出管脚的状态;然后,提取了电源浮空时的等效电路;后,利用所提取的等效电路,对二极管结构电源浮空电位和浮阱结构电源浮空电位进行了计算。

深圳瑞泰威科技有限公司是国内IC电子元器件的代理销售企业，***从事各类驱动IC、存储IC、传感器IC、触摸IC销售，品类齐全，具备上百个型号。与国内外的东芝、恩智浦、安森美、全宇昕、上海晶准等均稳定合作，保证产品的品质和稳定供货。(对synopsys的Astro而言，经过综合后生成的门级网表，时序约束文件SDC是一样的,Pad的定义文件--tdf，。自公司成立以来，飞速发展，产品已涵盖了工控类IC、光通信类IC、无线通信IC、消费类IC等行业。

数字系统实时验证

在利用MP3C硬件平台的基础上搭建验证平台来实现对数字系统的验证,根据该系统的特点,完成了软硬件验证平台的构建和软件的配置。该验证系统主要是由APTIX MP3C系统、Spartan-IIE FPGA和相应的EDA软件等组成。 主要对验证的整体方案以及系统各个模块的功能和实现进行了深入的分析。对电路的要求不同数电：是实现输入输出的数字量之间实现一定的逻辑关系。介绍了IC设计的流程和IC验证的重要性;并对MP3C的FPCB和FPIC等模块以及Spartan-IIE开发板的FPGA、I/O和接口等模块的性能和使用方法进行了详细说明。

然后提出了以MP3C为***的快速数字系统验证的硬件平台实现方法,其中激励产生和数据采集观察是通过在一块评估板中来实现;在EXPLORER软件中完成整个系统的搭建、FPGA的布局布线和FPCB的编译。并且根据这一方法实现了对复杂数字系统FFT进行验证,后得出了正确的结果,证明这一方法是切实有效的。时钟树插入后，每个单元的位置都确定下来了，工具可以提出GlobalRoute形式的连线寄生参数，此时对参数的提取就比较准确了。此方法能缩短IC开发周期,提高IC验证的效率,对将来IC发展来说很具有实际意义。