数字ic后端设计（二)

4.时钟树生成(CTS Clock tree synthesis) 。

芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟源端门单元带载很多，其负载很大并且不平衡，需要插入缓冲器减小负载和平衡。时钟网络及其上的缓冲器构成了时钟树。一般要反复几次才可以做出一个比较理想的时钟树。---Clock skew.

5. STA 静态时序分析和后。

时钟树插入后，每个单元的位置都确定下来了，工具可以提出GlobalRoute形式的连线寄生参数，此时对参数的提取就比较准确了。SE把.V和.SDF文件传递给PrimeTime做静态时序分析。确认没有时序违规后，将这来两个文件传递给前端人员做后。质量（Quality）和可靠性（Reliability）在一定程度上可以说是IC产品的生命，好的品质，长久的耐力往往就是一颗IC产品的竞争力所在。对Astro 而言，在detail routing 之后，

用starRC XT 参数提取，生成的E.V和.SDF文件传递给PrimeTime做静态时序分析，那将会***。

6. ECO(Engineering Change Order)。

针对静态时序分析和后中出现的问题，对电路和单元布局进行小范围的改动.

7. Filler的插入(pad fliier, cell filler)。

Filler指的是标准单元库和I/O Pad库中定义的与逻辑无关的填充物，用来填充标准单元和标准单元之间，I/O Pad和I/O Pad之间的间隙，它主要是把扩散层连接起来，满足DRC规则和设计需要。

8. 布线(Routing)。

Global route-- Track assign --Detail routing--Routing optimization布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下，根据电路的连接关系将各单元和I/OPad用互连线连接起来，这些是在时序驱动(Timing driven )的条件下进行的，保证关键时序路径上的连线长度能够。南桥芯片在靠近ISA和PCI槽的位置，芯片的名称为Intel82371EB。--Timing report clear

IC半导体的基础知识(一)

一、物理基础    所有物质按照导电能力的差别可分为导体、半导体和绝缘体三类。半导体材料的导电性能介于导体和绝缘体之间。或者说，半导体是介于导体和绝缘体之间的物质。常用的半导体材料有：元素半导体硅(Si)和锗(Ge)、化合物半导体(GaAs)等。导体的电阻率在10-4Ω?cm以下，如铜的电阻率为1.67×10-6 Ω?cm，绝缘体的电阻率在1010 Ω?cm以上，半导体的电阻率在10-3Ω?cm～109Ω?cm之间，与导体的电阻率相比较，半导体的电阻率有以下特点。必须进行明智的封装材料选择、仔细控制的组装环境和在运输中采用密封包装及放置干燥剂等措施。

1.对温度反映灵敏

导体的电阻率随温度的升高略有升高，如铜的电阻率仅增加0.4%左右，但半导体的电阻率则随温度的上升而急剧下降，如纯锗，温度从20℃上升到30℃时，电阻率降低一半左右。

2.杂质的影响显著

金属中含有少量杂质其电阻率不会发生显著变化，但是，极微量的杂质掺在半导体中，会引起电阻率的极大变化。如在纯硅中加入百万分之一的硼，就可以使硅的电阻率从2.3×105 Ω?cm急剧减少到0.4 Ω?cm左右。

3.光照可以改变电阻率

例如，有些半导体(如)受到光照时，其导电能力会变得很强；当无光照时，又变得像绝缘体那样不导电，利用这种特性可以制成光敏元件。而金属的电阻率则不受光照的影响。

温度、杂质、光照对半导体电阻率的上述控制作用是制作各种半导体器件的物理基础。

数字IC功能验证

集成电路规模的飞速增长,使得集成电路功能复杂度日益提升,一方面为信息技术产业带来了生机和活力,另一方面也产生了许多问题和挑战。集成电路的功能正确性是这些问题和挑战中的首要考虑因素,必须引起我们足够的重视。传统的功能验证主要通过验证工程师手工编写测试激励来进行,验证效率较为低下。而广义的集成电路，当涉及到行业(区别于其他行业)时，也可以包含芯片相关的各种含义。

随着技术的发展,OVM、UVM等***的验证方法被成功引入,扩充了验证技术库。但这些验证方法主要基于信号层级或事务层级来进行,并没有从更高层次的功能点角度去考虑验证问题。功能点的标准化概括、提取和层次分解仍然存在不足,而且测试激励需要人为去进行封装和组织,一定程度加大了验证平台搭建难度。为了弥补验证技术上在功能建模和激励自动生成上的缺陷,从不同角度去探究新的验证方法,课题组开展了相应的研究工作。稍微想深一层就知道这个门极导电底下的沟道也导电，那就必须中间有个绝缘介质把他们分开，否则就变成联通线不是晶体管了。

研究工作和技术进步主要包括以下几点:1、基于集成电路功能特点以及对功能规范的分析,针对集成电路功能验证需求,课题组共同创建了基于功能规范的功能模型F-M；主要包括：基本的RTL编程和，前端设计还可以包括IC系统设计、验证(verification)、综合、STA、逻辑等值验证(equivalencecheck)。针对该功能模型,开发出一套功能模型描述语言,并定义相应语法规则,用以描述数字系统、IP核等模块的功能行为。2、利用语言C/C++编写出解析编译器P-C,对上述功能模型语言进行解析,自动生成激励生成器和断言检测器,构建出SystemVerilog验证平台,自动产生测试激励。

数字IC低功耗物理设计

随着集成电路生产工艺的迅速发展,功耗作为芯片质量的重要衡量标准引起了国内外学者越来越多的重视和研究。当晶体管的特征尺寸减小到纳米级时,其泄露电流的增加、工作频率的提高和晶体管门数的攀升极大提高了芯片的功耗。同时,传统的基于UPF(Unified Power Format)的低功耗设计流程存在着效率低、可修复性差等缺点。针对以上问题,以14 nm工艺下数字芯片fch_sata_t模块为例,简要介绍了全新的基于CUPF(Ctant UPF)的低功耗物理设计流程,利用门控电源和多电源电压等技术对芯片进行低功耗设计。终,通过Synopsys旗下PrimetimePX提供功耗分析结果,证明了芯片功耗满足设计要求。现将目前较为流行的测试方法加以简单归类和阐述，力求达到抛砖引玉的作用。

深圳瑞泰威科技有限公司是国内IC电子元器件的代理销售企业，***从事各类驱动IC、存储IC、传感器IC、触摸IC销售，品类齐全，具备上百个型号。与国内外的东芝、恩智浦、安森美、全宇昕、上海晶准等均稳定合作，保证产品的品质和稳定供货。自公司成立以来，飞速发展，产品已涵盖了工控类IC、光通信类IC、无线通信IC、消费类IC等行业。后则是确立这颗IC的实作方法，将不同功能分配成不同的单元，并确立不同单元间链接的方法，如此便完成规格的制定。